据报道，近日，Cadence正式宣布其第三代通用小芯片互连（Universal Chiplet Interconnect Express, UCIe）IP 解决方案已成功于台积电的N3P先进制程技术上完成投片（Tapeout）。

这项里程碑不仅标志着每通道速度达到业界领先的64 Gbps，更为下一波AI创新奠定了坚实的硬件基础。

▲ 测试眼图

UCIe是一项适用于芯粒间高速互联的通用互联规范，分别标准封装和先进封装（即UCIe-A）两种版本，Cadence的IP在标准封装下实现了3.6Tbps/mm的边缘带宽密度，而在先进封装下能进一步达到21.08Tbps/mm。

为了缩短客户的产品上市时间并降低整合门槛，Cadence 的UCIe IP  提供了极高的灵活性。它能与多种主流介面协定无缝衔接，包括AXI、CXS.B、CHI-C2C、PCIe  以及CXL.io。此外，该架构设计强调跨供应商小芯片生态系统的互操作性（Interoperability），确保在异构多芯片环境中依然能稳定运作。